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AMD duplica el caché L3 por CCX con Zen 2 "Roma"


EPYC 2D AMD "Rome" arroja luz sobre la jerarquía de caché inferior. Cada procesador EPYC "Rome" de 64 núcleos se compone de ocho chips de CPU "Zen 2" de 7 nm y 7 nm, que convergen en un troquel de controlador de E / S de 14 nm, que maneja la memoria y la conectividad PCIe del procesador. El resultado menciona la jerarquía de caché, con 512 KB de caché L2 dedicado por núcleo y "16 x 16 MB L3". Al igual que la CPU-Z, SANDRA tiene la capacidad de ver el caché L3 por orden. Para el Ryzen 7 2700X, lee el caché de L3 como "2 x 8 MB L3", correspondiente a la cantidad de caché por CCX L3 de 8 MB.

Para cada procesador "Rome" de 64 núcleos, hay un total de 8 chipset. Con SANDRA detectando "16 x 16 MB L3" para "Roma" de 64 núcleos, es muy probable que cada uno de los chiplets de 8 núcleos tenga dos rebanadas de caché de 16 MB L3, y que sus 8 núcleos se dividan en dos de cuatro núcleos Unidades CCX con 16 MB de caché L3, cada una. Esta duplicación en la memoria caché L3 por CCX podría ayudar a los procesadores a amortiguar las transferencias de datos entre el chiplet y la E / S a morir mejor. Esto es particularmente importante ya que el troquel de E / S controla la memoria con su controlador monolítico de memoria DDR4 de 8 canales.

Fuente: Base de datos SiSoft SANDRA


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