Alphawave Semi amplía UCIe a 64 Gbps para la conectividad chiplet de 3nm entre chips

Alphawave Semi (LSE: AWE), líder mundial en conectividad de alta velocidad y silicio computacional para la infraestructura tecnológica mundial, se enorgullece de presentar el primer subsistema IP Die-to-Die (D2D) Universal Chiplet Interconnect Express (UCIe) de 64 Gbps de la industria para ofrecer velocidades de datos de interconexión chiplet sin precedentes, estableciendo un nuevo estándar para soluciones de conectividad D2D de ultra alto rendimiento en la industria. El subsistema IP de 64 Gbps de tercera generación se basa en los éxitos del subsistema IP de 36 Gbps de segunda generación más reciente y en el de 24 Gbps de primera generación probado en silicio, y está disponible en la tecnología de 3 nm de TSMC para encapsulado estándar y avanzado. El éxito comprobado en silicio y los hitos de tapeout allanan el camino para la oferta del subsistema Gen 3 UCIe IP de Alphawave Semi.

Alphawave Semi se dispone a revolucionar la conectividad con su Gen 3 64 Gbps UCIe IP, que ofrece una densidad de ancho de banda de más de 20 Tbps/mm, con un consumo y una latencia ultrabajos. Esta solución es altamente configurable y admite múltiples protocolos, como AXI-4, AXI-S, CXS, CHI y CHI-C2C, para responder a la creciente demanda de conectividad de alto rendimiento en sistemas desagregados de computación de alto rendimiento (HPC), centros de datos y aplicaciones de inteligencia artificial (IA).

El diseño cumple la última especificación UCIe y tiene una arquitectura escalable con funciones de comprobabilidad avanzada, incluida la monitorización en directo del estado de cada carril, lo que lo convierte en una base sólida y permite un ecosistema de chiplets abierto e interoperable.

Las interconexiones UCIe D2D facilitan una serie de escenarios de conectividad de chiplets estándar y emergentes. Los usos más comunes abarcan la conexión de chiplets de cálculo para una conexión coherente y de baja latencia a través de las funciones de streaming de UCIe, así como la conexión de chiplets de cálculo a chiplets de E/S mediante interfaces UCIe con PCIe, CXL o Ethernet. Además, los retimers ópticos pueden aprovechar la arquitectura de chiplets UCIe para establecer enlaces ópticos de E/S fiables y de baja latencia a través de motores ópticos, mejorando la conectividad fuera del sistema. Esto favorece el desarrollo de soluciones de alta velocidad y bajo consumo en centros de datos y sistemas AI/ML.

Para aplicaciones de alto rendimiento, la creación de una matriz base HBM personalizada utilizando el último estándar UCIe es un enfoque de vanguardia que implica integrar estrechamente las matrices de memoria con las matrices de computación para lograr un ancho de banda extremadamente alto, así como una baja latencia entre los componentes. Esto permite reutilizar la línea de costa entre chips ya ocupada en el chip principal para las conexiones núcleo a núcleo o núcleo a E/S. Este enfoque optimiza enormemente las transacciones de memoria en aplicaciones de IA en las que el bajo consumo y la latencia reducida son factores diferenciadores del rendimiento.

«El Consorcio UCIe está encantado de ver cómo sus miembros alcanzan hitos tan importantes como las grabaciones, que demuestran la creciente adopción de la especificación UCIe», afirma Brian Rea, presidente del grupo de trabajo de marketing del Consorcio UCIe. «UCIe es la piedra angular del sector de los chiplets, ya que ofrece una solución robusta para interconexiones entre chips de alta velocidad y baja latencia. La adopción de estándares abiertos permite al sector acelerar la innovación, reducir los plazos de comercialización y ofrecer tecnologías revolucionarias».

Mohit Gupta, vicepresidente sénior y director general de Custom Silicon & IP de Alphawave Semi, afirma: «El éxito de nuestro lanzamiento de Gen 2 UCIe IP a 36 Gbps en tecnología de 3 nm se basa en nuestro pionero UCIe IP de 3 nm probado en silicio con empaquetado CoWoS». «Este logro sienta las bases para nuestra Gen 3 UCIe IP a 64 Gbps, que tiene como objetivo ofrecer un alto rendimiento, 20 Tbps/mm de funcionalidad de rendimiento a nuestros clientes que necesitan la maximización de la densidad de la línea de costa para las necesidades críticas de ancho de banda de IA en 2025.»

Este logro, junto con la primera IP Gen1 UCIe de 3nm probada en silicio de Alphawave Semi, reafirma el rápido progreso de la compañía como líder en soluciones de conectividad de chip de alto rendimiento con un conjunto completo de subsistemas IP de conectividad probados en silicio adaptados a los mercados de hiperescaladores e infraestructuras de datos.

Fuente: Alphawave Semi