AMD implementa una nueva conexión CCD en los procesadores Ryzen AI Max «Strix Halo

Gracias al informativo desglose de Chips and Cheese, nos enteramos de que los últimos procesadores Ryzen AI de AMD para portátiles, con nombre en clave «Strix Halo», utilizan un sistema de interconexión paralelo de «mar de cables» entre sus chiplets, en sustitución del enfoque SERDES (serializador/deserializador) que se encuentra en los modelos Ryzen de sobremesa. La implementación física del procesador consta de dos núcleos complejos (CCD), cada uno fabricado en el proceso N4 (4 nm) de TSMC y que contiene hasta ocho núcleos Zen 5 con unidades completas de coma flotante de 512 bits. Cabe destacar que el troquel de E/S (IOD) también se fabrica con el proceso N4, lo que supone un avance con respecto al proceso N6 (6 nm) utilizado en los IOD Ryzen estándar de los ordenadores de sobremesa. El cambio clave radica en el sistema de comunicación entre chips. Mientras que la serie Ryzen 9000 (Granite Ridge) emplea SERDES para convertir los datos paralelos en serie para su transmisión entre chiplets, Strix Halo implementa la transmisión directa de datos paralelos a través de múltiples conexiones físicas.

Este diseño logra un rendimiento de 32 bytes por ciclo de reloj y elimina la sobrecarga de latencia asociada a los procesos de serialización/deserialización. La arquitectura de interconexión paralela también elimina la necesidad de reconfigurar las conexiones durante las transiciones de estado de alimentación, una limitación presente en las implementaciones SERDES. Sin embargo, esta elección de diseño requiere una mayor complejidad del sustrato debido a la mayor densidad de conexiones y exige más pines para las conexiones externas, lo que sugiere posibles modificaciones del diseño del CCD en comparación con las variantes de sobremesa. La implementación de AMD requería procesos de fabricación de sustratos más complejos para acomodar las densas conexiones paralelas entre chiplets. La decisión de dar prioridad a este enfoque de diseño más exigente se debió a la necesidad de reducir la latencia y el consumo de energía en cargas de trabajo intensivas en datos, en las que es crucial una comunicación constante de gran ancho de banda entre los chiplets.

Fuentes: Chips and Cheese, vía HardwareLuxx