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AMD prepara CCDs "Zen 4" de 16 núcleos exclusivamente para el segmento de clientes con una respuesta

AMD ya ha declarado que el número de núcleos de sus procesadores EPYC "Genoa" y "Bergamo" alcanzará un máximo de 96 y 128, respectivamente, un número de núcleos que se cree que ha sido facilitado por el mayor sustrato de fibra de vidrio del zócalo de la CPU SP5 de próxima generación, lo que permite a AMD añadir más chips "Zen 4" de 8 núcleos, denominados CPU complex dies (CCD). Hasta ahora, AMD ha utilizado el chiplet como componente común entre sus procesadores EPYC para empresas y Ryzen para ordenadores de sobremesa, para diferenciar el número de núcleos de la CPU.


Una teoría fascinante que ha llegado a los rumores indica que la compañía podría aprovechar los CCD de 5 nm (TSMC N5) para fabricar chips más grandes con hasta 16 núcleos de CPU "Zen 4". La mitad de estos núcleos están limitados a un presupuesto de energía mucho más bajo, lo que los convierte en núcleos eficientes. Se trata de un concepto que AMD parece trasladar de sus procesadores móviles de 15 vatios, en los que los núcleos de la CPU funcionan con una gestión agresiva de la energía. Estos núcleos siguen ofreciendo un rendimiento razonable y son funcionalmente idénticos a los de los procesadores de sobremesa de 105 W con un presupuesto de energía más relajado.



Dado que los núcleos "gordos" y "delgados" son funcionalmente idénticos entre sí, AMD no necesita desarrollar un complejo software intermedio como el Thread Director de Intel, y puede conformarse con optimizaciones a nivel de programador del sistema operativo que puede desarrollar conjuntamente con Microsoft o la comunidad de Linux, tal y como hizo con las versiones anteriores de la microarquitectura "Zen" que incluían múltiples CCX.


La teoría también predice que AMD podría basarse en la tecnología de caché vertical 3D. La próxima generación de CCD podría contar con dos capas, la inferior con los núcleos de la CPU y sus cachés L2 dedicadas; y una capa superior exclusiva para una caché vertical 3D de 64 MB que serviría de caché L3 compartida. En el CCD con caché 3DV "Zen 3", la SRAM de 64 MB se encuentra por encima de la región del CCD que suele tener su caché L3 de 32 MB, un componente relativamente más frío que los núcleos de la CPU. En el nuevo CCD, esta SRAM podría estar situada sobre la región que tiene los núcleos de bajo TDP, empujando los núcleos de "rendimiento" de alto TDP a la periferia de la matriz, con silicio estructural que conduce el calor de estos núcleos a la superficie.


Esta teoría es muy exagerada, pero es plausible porque AMD no tiene una arquitectura de núcleos de CPU de bajo consumo formidable que compita con "Gracemont", y porque se rumorea que los chips "Raptor Lake" de próxima generación incorporarán más clústeres de núcleos E, lo que convertiría al "i9-13900K" en un procesador de 24 núcleos, superando a AMD en el juego del número de núcleos. Si tuviéramos que ser quisquillosos, señalaríamos que los núcleos de bajo TDP ocupan tanto espacio valioso en la matriz y en el número de transistores como los núcleos de alto TDP; y el tamaño de la matriz (es decir, el volumen de las obleas) es un recurso bastante escaso hoy en día. Lo sabremos en la segunda mitad de 2022.



Fuente: Wccftech

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