AMD Strix punto de silicio en imágenes y anotaciones

El primer die shot del nuevo procesador móvil de 4 nm «Strix Point» de AMD ha salido a la luz, gracias a un entusiasta en las redes sociales chinas. «Strix Point» es un die significativamente más grande que “Phoenix”. Mide 12,06 mm x 18,71 mm (largo x ancho), frente a los 9,06 mm x 15,01 mm de «Phoenix». Gran parte de este aumento de tamaño se debe al mayor tamaño de la CPU, la iGPU y la NPU. El proceso se ha mejorado de TSMC N4 en «Phoenix» y su derivado «Hawk Point», al nodo más reciente TSMC N4P.

Nemez (GPUsAreMagic) ha comentado la captura de la matriz con todo lujo de detalles. La CPU cuenta ahora con 12 núcleos repartidos en dos CCX, uno de los cuales contiene cuatro núcleos «Zen 5» que comparten una caché L3 de 16 MB; y el otro con ocho núcleos «Zen 5c» que comparten una caché L3 de 8 MB. Los dos CCX se conectan al resto del chip a través de Infinity Fabric. La iGPU, bastante grande, ocupa la región central del chip. Está basada en la arquitectura gráfica RDNA 3.5 y cuenta con 8 procesadores de grupo de trabajo (WGP) o 16 unidades de cálculo (CU) que equivalen a 1.024 procesadores de flujo. Otros componentes clave son cuatro backends de renderizado con 16 ROP y lógica de control. La GPU tiene su propia caché L2 de 2 MB que amortigua las transferencias al Infinity Fabric.

Ligeramente separados de la iGPU están sus componentes aliados, el Media Engine y el Display Engine. El Media Engine proporciona aceleración por hardware para la codificación y descodificación de h.264, h.265 y AV1, además de varios formatos de vídeo heredados. El motor de visualización se encarga de codificar la salida de fotogramas de la iGPU a los distintos formatos de conectores (como DisplayPort, eDP, HDMI), incluida la compresión del flujo de visualización acelerada por hardware; mientras que los PHY de visualización gestionan la capa física de los conectores.

La NPU es el tercer componente lógico principal de «Strix Point». Esta NPU de segunda generación de AMD es visiblemente más grande que la de «Phoenix». Está basada en la arquitectura XDNA 2, más avanzada, y contiene 32 mosaicos del motor de IA, que hablan con su propia memoria local de alta velocidad, y una lógica de control que interactúa con Infinity Fabric. Esta NPU está diseñada para cumplir y superar los requisitos de hardware de Microsoft Copilot+, y proporciona un rendimiento de 50 TOPS.

El controlador de memoria admite DDR5 de doble canal (160 bits) con DDR5-5600 nativa; y LPDDR5 de 128 bits a velocidades de hasta LPDDR5-7500. El controlador cuenta con un tamaño no especificado de caché SRAM, que Nemez señala que también se vio en las matrices «Phoenix 2» y «Phoenix», pero no en el controlador de memoria del cIOD que se encuentra en «Raphael» y «Dragon Range».

El silicio «Strix Point» tiene un complejo raíz PCIe más pequeño que «Phoenix», que a su vez tiene un complejo raíz más pequeño que «Cezanne». AMD ha ido reduciendo el número de carriles PCIe en 4 durante las tres últimas generaciones. «Cezanne» cuenta con 24 carriles PCIe Gen 3 (x16 PEG + x4 NVMe + x4 bus de chipset o GPP); mientras que “Phoenix” lo trunca a 20 carriles PCIe Gen 4 (x8 PEG + x4 NVMe + x4 bus de chipset o GPP + x4 configurado como USB4). El nuevo «Strix Point» lo reduce aún más a sólo 16 carriles PCIe Gen 4 (x8 PEG + x4 NVMe + x4 configurados como USB4 o GPP).

La idea que subyace tras la reducción de los carriles PCIe es que «Strix Point» está diseñado para enfrentarse a «Lunar Lake», que también tiene sólo x4 para PEG/GPP, y cuando «Arrow Lake-H» y «Arrow Lake-HX» lleguen a escena, se encontrarán con el chip «Fire Range» de AMD, que tiene una interfaz PCIe Gen 5 de 28 carriles y puede emparejarse incluso con las GPU móviles discretas más rápidas.

Fuentes: harukaze5719 (Twitter), Nemez (Twitter)