AMD Zen 6 potencia los procesadores «Medusa Point» para móviles y «Olympic Ridge» para ordenadores de sobremesa

AMD está preparando dos importantes procesadores para el segmento cliente basados en la microarquitectura «Zen 6» de nueva generación, según un nuevo y sensacional informe de Moore's Law is Dead. Se trata del procesador móvil «Medusa Point» y del de sobremesa «Olympic Ridge». El primero es un BGA del tamaño y la altura Z del actual «Strix Point», pero el segundo está diseñado para el actual zócalo AM5, lo que lo convierte en la tercera (y probablemente última) microarquitectura en hacerlo. Si recuerdas, el Socket AM4 sirvió para tres generaciones de Zen, sin contar la renovada «Zen+». En el centro del esfuerzo se encuentra un nuevo troquel complejo de CPU (CCD) que AMD planea utilizar en toda su gama de clientes y servidores.

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El CCD de alto rendimiento «Zen 6» se está diseñando para un nodo de 3 nm, probablemente el TSMC N3E. Este nodo promete un aumento significativo de la densidad de transistores, la potencia y la velocidad de reloj con respecto al actual nodo TSMC N4P utilizado para fabricar el CCD «Zen 5». Aquí es donde la cosa se pone interesante. El CCD contiene doce núcleos «Zen 6» de tamaño completo, lo que supone el primer aumento en el número de núcleos de rendimiento de AMD desde su primer CCD «Zen». Los 12 núcleos forman parte de un único complejo de núcleos de CPU (CCX) y comparten una caché L3 común. Podría haber un aumento proporcional del tamaño de la caché hasta 48 MB. También se espera que AMD mejore la forma en que los CCX se comunican con el troquel de E/S y entre sí.

Desde la serie Ryzen 3000 «Matisse», los dos CCD del procesador de sobremesa cliente han tenido enlaces Infinity Fabric con el troquel de E/S, pero no interconexiones directas de gran ancho de banda entre los dos CCD. Para que los hilos migren entre los núcleos de los dos CCD, tendrían que hacer un viaje de ida y vuelta a través de la memoria principal. AMD pretende solucionar esto con la introducción de una nueva conexión puente de baja latencia entre los dos CCD. Si el objetivo es permitir que los subprocesos migren sin problemas entre los núcleos de los dos CCD, eliminando los viajes de ida y vuelta a la memoria principal, entonces el propósito de esta interconexión puente es establecer coherencia de caché entre los dos CCD. Esto reduciría enormemente la latencia entre núcleos.

Aquí es donde las cosas se ponen muy interesantes. Al parecer, el procesador móvil «Medusa Point» está basado en chiplets y utilizará un único chiplet «Zen 6» de 12 núcleos, con un gran troquel de E/S de cliente móvil construido sobre un nodo más antiguo, probablemente el N4P. Este cIOD móvil contendrá una iGPU actualizada basada en la arquitectura gráfica RDNA 4 más reciente. También contendrá los controladores de memoria del chip y una NPU actualizada. Esperamos que AMD aumente el número de carriles PCIe de este chip de E/S, o al menos lo actualice a PCIe Gen 5. Las imágenes muestran pequeñas estructuras rectangulares en el troquel de E/S del cliente móvil, lo que hace especular con la posibilidad de que se trate de algún tipo de CCX de isla de bajo consumo con núcleos «Zen 6c», aunque MLID lo aclara diciendo que se trata de procesadores de grupo de trabajo (WGP) de la iGPU. Hay ocho de ellos y un gran bloque de caché L2, lo que parece confirmar que la iGPU se basa en la arquitectura gráfica RDNA 4 y tiene 16 unidades de cálculo (CU).

Dado que AMD está utilizando para «Medusa Point» la misma CU que para el procesador de sobremesa «Olympic Ridge», cabría esperar variantes de «Medusa Point» con 3D V-Cache. Se espera que la tecnología 3D V-Cache se implemente en «Zen 6» del mismo modo que en «Zen 5», con un troquel V-Cache 3D apilado al revés (L3D) debajo y el CCD encima.

Dado el aumento del número de núcleos de las CPU, especialmente con «Olympic Ridge», que alcanza los 24 núcleos con dos CCD, y la interconexión de puentes entre CCD para la coherencia de la caché, AMD va a necesitar una nueva matriz de E/S de cliente para los ordenadores de sobremesa. Ya hemos hablado de ello en artículos anteriores. Se espera que el nuevo cIOD se construya en el nodo de fundición Samsung 4LPP (4 nm EUV), que ofrece mejoras con respecto al nodo TSMC N6 DUV en el que se está construyendo el actual cIOD. Un área clave para AMD serán los controladores de memoria, que se actualizarán para soportar mayores velocidades de memoria DDR5 utilizando tecnologías como CKD. Actualmente, un procesador «Granite Ridge» puede funcionar con velocidades de memoria de hasta DDR5-8000, pero utilizando un divisor de reloj 1:2 entre FCLK y MCLK, mientras que las velocidades 1:1 se limitan a DDR5-6400 aproximadamente. Los nuevos controladores de memoria tratarán de aumentar las velocidades con 1:1, y desbloquear velocidades superiores a 10000 MT/s con 1:2.

Luego está el tema de la aceleración de la IA, y el nuevo cIOD brindará a AMD la oportunidad de implementar al menos una NPU XDNA 2 de clase 50 TOPS. Intel recibió críticas por dotar a sus procesadores «Arrow Lake» de una NPU de clase 16 TOPS que no cumple los requisitos de Copilot+, y es probable que la compañía esté trabajando para solucionarlo en «Panther Lake», por lo que si AMD decide implementar una NPU en el cIOD para «Olympic Ridge», predecimos que será al menos de clase 50 TOPS.

Fuente: Moore's Law is Dead