Anotado el procesador AMD Granite Ridge «Zen 5

Die-shots de alta resolución de la AMD «Zen 5» 8-core CCD fueron puestos en libertad y anotado por Nemez, Fitzchens Fitz, y HighYieldYT. Estas proporcionan una visión detallada de cómo aparece el silicio y sus diversos componentes, en particular el nuevo núcleo de CPU «Zen 5» con su FPU de 512 bits. El paquete «Granite Ridge» tiene un aspecto similar al de «Raphael», con hasta dos troqueles complejos (CCD) de CPU de 8 núcleos, según el modelo de procesador, y un troquel de E/S de cliente (cIOD) situado en el centro. Este cIOD procede de «Raphael», lo que minimiza los costes de desarrollo del producto para AMD, al menos en la parte no central del procesador. El cIOD de «Zen 5» está construido en el nodo de fundición N4P (4 nm) de TSMC.

En el encapsulado «Granite Ridge», hasta dos CCD «Zen 5» están más cerca entre sí que los CCD «Zen 4» en «Raphael». En la imagen superior, se puede ver la almohadilla del CCD ausente detrás de la máscara de soldadura del sustrato de fibra de vidrio, cerca del CCD actual. El CCD contiene 8 núcleos de CPU «Zen 5» de tamaño completo, cada uno con 1 MB de caché L2, y una caché L3 central de 32 MB que se comparte entre los ocho núcleos. Los únicos componentes restantes son una SMU (unidad de gestión del sistema) y las PHY Infinity Fabric over Package (IFoP), que conectan el CCD al cIOD.

Cada núcleo de CPU «Zen 5» es físicamente más grande que el núcleo «Zen 4» (fabricado en el proceso N5 de TSMC), debido a su ruta de datos de coma flotante de 512 bits. El motor vectorial del núcleo está situado en el extremo del mismo. En el CCD, estos deberían ser los bordes de la matriz. Las FPU tienden a ser los componentes más calientes en un núcleo de CPU, así que esto tiene sentido. El componente más interno (frente a la caché L3 compartida) es la caché L2 de 1 MB. AMD ha duplicado el ancho de banda y la asociatividad de esta caché L2 de 1 MB en comparación con la del núcleo «Zen 4».

La región central del núcleo «Zen 5» contiene la caché L1I de 32 KB, la caché L1D de 48 KB, el motor de ejecución de enteros y el importantísimo front-end del procesador, con su búsqueda y descodificación de instrucciones, la unidad de predicción de bifurcaciones, la caché de microoperaciones y el programador.

La caché L3 de 32 MB en el chip tiene filas de TSV (conductos de silicio) que actúan como provisión para la caché 3D V apilada. La caché L3D (L3 cache die) de 64 MB se conecta con el bus de anillo del CCD mediante estas TSV, lo que hace que la caché 3D V de 64 MB sea contigua a la caché L3 on-die de 32 MB.

Por último, está el chip de E/S del cliente (cIOD). No hay nada nuevo que informar aquí, el chip es heredado de «Raphael». Está fabricado en el nodo N6 (6 nm) de TSMC. La iGPU y sus componentes asociados, como el motor de aceleración multimedia y el motor de visualización, ocupan casi un tercio de la superficie del chip. La iGPU se basa en la arquitectura gráfica RDNA 2 y cuenta con un solo procesador de grupo de trabajo (WGP) para dos unidades de cálculo (CU) o 128 procesadores de flujo. Otros componentes clave del cIOD son la interfaz PCIe Gen 5 de 28 carriles, los dos puertos IFoP para los CCD, un SoC de E/S bastante amplio compuesto por USB 3.x y conectividad heredada, y el importantísimo controlador de memoria DDR5 con su interfaz de memoria de doble canal (cuatro subcanales).

Fuentes: Nemez (resumen del GNR), Nemez (anotaciones), Fitzchens Fits (die-shots), High Yield (YouTube)