Aparece el primer procesador híbrido de la compañía AMD "Strix Point", 4P+8E ES

Tras los informes anteriores de que AMD está aumentando el número de núcleos de CPU de sus procesadores monolíticos móviles de los actuales 8 núcleos/16 hilos a 12 núcleos/24 hilos, nos enteramos de que el procesador de próxima generación de la compañía, cuyo nombre en clave es "Strix Point", será de hecho el primer procesador híbrido de la compañía. Se espera que el chip cuente con dos tipos de núcleos de CPU, siendo "Zen 5" la microarquitectura detrás de los núcleos de rendimiento, y "Zen 5c" detrás de los núcleos de eficiencia. Una muestra de ingeniería con 4 núcleos P y 8 núcleos E ha aparecido en Internet gracias a Performancedatabases. Una captura de pantalla de HWiNFO revela que la configuración de los núcleos de la muestra de ingeniería es de 4 núcleos P y 8 núcleos E, con tamaños de caché L1 idénticos. Las cosas se ponen un poco confusas con la detección del tamaño de la caché L2 y la caché L3.

Sabemos por el diseño actual del núcleo "Zen 4c" que se trata esencialmente de una versión compactada de "Zen 4" diseñada para chiplets de mayor densidad que tienen 16 núcleos; y que tiene tanto la misma ISA como el mismo IPC que "Zen 4", con la única diferencia de que "Zen 4c" está diseñado con menores cantidades de cachés L3 compartidas a su disposición, se configuran generalmente con velocidades de reloj más bajas y tienen una mayor eficiencia energética que "Zen 4". Los núcleos de "Zen 4c" también son un 35% más pequeños que los de "Zen 4". La compañía podría desarrollar núcleos de CPU "Zen 5c" con objetivos de diseño similares.

Por tanto, el silicio "Strix Point" podría tener dos CCX (complejos de núcleos de CPU); uno de ellos con los núcleos P "Zen 5" más grandes y cierta cantidad de caché L3, y otro CCX con los núcleos "Zen 5c" más pequeños, y sus propias cachés L3. En esencia, esto sería similar a "Renoir", que tiene dos CCX de 4 núcleos "Zen 2". Los tamaños de las cachés L1 de ambos tipos de núcleos son idénticos: 48 KB L1D y 32 KB L1I, y es probable que ambos tipos de núcleos tengan 1 MB de cachés L2 dedicadas por núcleo. El tamaño de la caché L3 podría variar entre los dos CCX: el CCX de núcleo P tendría 16 MB (4 MB por núcleo) y el CCX de núcleo E, 8 MB (512 KB por núcleo).

Sería interesante imaginar cómo gestiona AMD la arquitectura híbrida desde el punto de vista del software. Intel utiliza Thread Director, una solución basada en hardware que está diseñada para enviar el tipo adecuado de carga de trabajo computacional al tipo adecuado de núcleo de CPU. AMD podría intentar desarrollar su propia versión de Thread Director o utilizar una solución menos sofisticada basada en el sistema operativo, como lo que está haciendo con sus procesadores cliente multi-CCD.

Fuentes: Performancedatabases, IThome, VideoCardz