Cadence anuncia una nueva IP de bajo consumo para la especificación PCI Express 5.0.

Cadence Design Systems, Inc. (Nasdaq: CDNS) ha anunciado hoy la disponibilidad inmediata de la IP de Cadence compatible con la especificación PCI Express (PCIe ) 5.0 en la tecnología de proceso TSMC N5. Se espera que la siguiente versión en la tecnología de proceso N3 de TSMC salga al mercado a principios de 2022. Se está colaborando con los principales clientes en el diseño de SoCs N5 para aplicaciones informáticas y de red a gran escala. La IP de Cadence para la tecnología PCIe 5.0 consta de una PHY, un controlador complementario y una IP de verificación (VIP) destinados a los diseños de SoC para aplicaciones de computación, redes y almacenamiento a hiperescala de muy alto ancho de banda. Con el subsistema de controladores y PHY de Cadence para la arquitectura PCIe 5.0, los clientes pueden diseñar SoCs extremadamente eficientes desde el punto de vista energético con un tiempo de comercialización acelerado.

La IP de Cadence para la arquitectura PCIe 5.0 ofrece una implementación del estándar de alta eficiencia energética, con varias evaluaciones de clientes líderes que indican que proporciona la mejor potencia de la industria a la tasa máxima de transferencia de datos de 32GT/s y la pérdida de inserción en el peor de los casos. Aprovechando la oferta ya validada de silicio N7/N6 de Cadence, el diseño N5 proporciona una solución completa de 512GT/s (gigatransferencias por segundo) de potencia optimizada en toda la gama de condiciones de funcionamiento con una sola vía de reloj.

Junto con la IP controladora de baja latencia de Cadence para Compute Express Link (CXL ), la IP PHY de Cadence para la tecnología PCIe 5.0 permite una nueva clase de aplicaciones para interconexiones coherentes con la caché para procesadores, aceleradores de carga de trabajo y expansores de memoria, así como soporte para una amplia gama de protocolos Ethernet. Esto proporciona casos de uso flexibles para los sistemas que necesitan aprovechar la misma IP para la clase de aplicaciones de red. Cadence está a la vanguardia de las pruebas de interoperabilidad del subsistema PCIe 5.0, trabajando con todos los principales proveedores de equipos de prueba PCIe para el cumplimiento del protocolo y la electricidad.

"Estamos encantados de que Cadence amplíe su familia de IP para soportar el protocolo PCIe 5.0 en los procesos avanzados de TSMC", ha declarado Suk Lee, vicepresidente de la División de Gestión de Infraestructura de Diseño de TSMC. "Nuestra estrecha colaboración con Cadence ayudará a nuestros clientes mutuos a cumplir los estrictos requisitos de potencia y rendimiento y a acelerar la innovación del silicio con soluciones de diseño de vanguardia que se benefician de las tecnologías avanzadas de TSMC."

"Cada vez más, nuestros clientes demandan no sólo IP puntuales, sino soluciones totales que proporcionen una ventaja al acortar los plazos de desarrollo y acelerar el despliegue del producto final. La adición de la solución PCIe 5.0 de ultra bajo consumo a nuestra cartera de IP de alto rendimiento en las tecnologías N7/N6, N5 y N3 de TSMC satisface esta necesidad", dijo Sanjive Agarwala, vicepresidente corporativo y director general del Grupo IP de Cadence. "Nuestra estrecha colaboración con TSMC garantiza que podamos seguir desarrollando IP avanzadas en los procesos más avanzados de TSMC. Hemos sido un proveedor clave de IP PHY de vanguardia durante más de 10 años y tenemos uno de los equipos de diseño PHY más experimentados de la industria. El desarrollo de una solución de tan bajo consumo para la arquitectura PCIe 5.0 es un testimonio de la innovación que nuestros equipos de ingeniería pueden aportar para apoyar a nuestra base de clientes de alto rendimiento."

"Los chips de prueba de PHY y controladores de Cadence para PCIe 5.0 mostraron un sólido rendimiento en las pruebas de conformidad en nuestra plataforma de ejercitación y análisis Xgig", dijo Tom Fawcett, vicepresidente y director general de la Unidad de Negocio de Laboratorio y Producción de VIAVI Solutions. "La colaboración con líderes de la industria y visionarios como Cadence es la clave para construir la confianza del ecosistema en -y la rápida adopción del nuevo protocolo."

"Como miembro de PCI-SIG desde hace mucho tiempo, Cadence ha desempeñado un papel en la promoción de la adopción de la tecnología PCIe", dijo Al Yanes, presidente y director de PCI-SIG. "Con su continua inversión e innovación en PCIe IP, Cadence es una de las empresas miembro que permite que los últimos estándares estén disponibles para su despliegue generalizado."

La IP de Cadence para la arquitectura PCIe 5.0 apoya la estrategia de diseño de sistemas inteligentes de la compañía, que permite la excelencia en el diseño de SoCs de nodo avanzado. La completa cartera de soluciones IP de diseño de Cadence en los procesos avanzados de TSMC también incluye soluciones IP 112G, 56G, die-to-die (D2D) y de memoria avanzada. Para obtener más información sobre la IP de Cadence para la tecnología PCIe 5.0, visite www.cadence.com/go/pcie5pr.