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Cadence logra el cumplimiento de la especificación PCIe 5.0 para la PHY y la IP del controlador

Cadence Design Systems, Inc. (Nasdaq: CDNS) ha anunciado hoy que su PHY y Controller IP para la especificación PCI Express (PCIe ) 5.0 en las tecnologías de proceso TSMC N7, N6 y N5 han superado las pruebas de certificación de PCI-SIG en el primer evento del sector para el cumplimiento de la especificación PCIe 5.0 celebrado en abril. Las soluciones de Cadence se probaron al máximo y cumplieron con la velocidad total de 32GT/s para la tecnología PCIe 5.0. El programa de conformidad proporciona a los diseñadores procedimientos de prueba para evaluar que las interfaces PCIe 5.0 en sus diseños de sistema en chip (SoC) funcionarán como se espera.


La IP de Cadence para la tecnología PCIe 5.0 consiste en una PHY, un controlador complementario y una IP de verificación (VIP) dirigida a los diseños de SoC para aplicaciones de computación, redes y almacenamiento a hiperescala de muy alto ancho de banda. Con el subsistema de controladores y PHY de Cadence para la arquitectura PCIe 5.0, los clientes pueden diseñar SoCs extremadamente eficientes desde el punto de vista energético y acelerar el tiempo de comercialización.


"Estamos encantados de que Cadence haya certificado su completa familia de IP para cumplir con el protocolo PCIe 5.0 en los procesos avanzados de TSMC", ha declarado Suk Lee, vicepresidente de la División de Gestión de Infraestructura de Diseño de TSMC. "Nuestra continua y estrecha colaboración con Cadence está ayudando a nuestros clientes mutuos a cumplir con los estrictos requisitos de energía y rendimiento y a acelerar la innovación del silicio con soluciones de diseño de vanguardia que se benefician de las tecnologías avanzadas de TSMC."


"Con el consumo de energía más bajo del mercado, tal y como han validado nuestros clientes, la IP de PHY y controlador certificada de Cadence para PCIe 5.0 les permite desarrollar SoCs extremadamente eficientes desde el punto de vista energético", ha declarado Sanjive Agarwala, vicepresidente corporativo y director general del Grupo IP de Cadence. "Con nuestra solución de subsistema en un chip de varios carriles, nuestros clientes pueden ver cómo se logra la conformidad de la IP en factores de forma que se ajustan a sus aplicaciones objetivo."


"En consonancia con las pruebas anteriores, los chips de prueba de PHY y controladores de Cadence para la especificación PCIe 5.0 mostraron un sólido rendimiento en las pruebas de conformidad en nuestra plataforma de ejercitación y análisis Xgig", dijo Tom Fawcett, vicepresidente senior y director general de la Unidad de Negocio de Laboratorio y Producción de VIAVI Solutions. "Cadence está a la vanguardia de la IP de SoC de gran ancho de banda, y su exitosa trayectoria en los eventos de cumplimiento de PCI-SIG debería proyectar una confianza continua en sus soluciones y en la tecnología en su conjunto."


"Intel se dedica a la innovación en toda la industria y a las pruebas rigurosas de compatibilidad a través del estándar abierto PCI Express", dijo Jim Pappas, director de Iniciativas Tecnológicas de Intel Corporation. "Los últimos PHY y Controller IP de Cadence demuestran su compromiso con el rendimiento e interoperabilidad de PCIe 5.0 con nuestras plataformas Intel Core de 12ª generación y Intel Xeon Scalable de 4ª generación."


"Como miembro de PCI-SIG desde hace mucho tiempo, Cadence desempeña un papel en el avance de la tecnología PCIe", dijo Al Yanes, Presidente y Director de PCI-SIG. "Al participar en el programa de cumplimiento, Cadence está ayudando a fomentar la adopción continua de la arquitectura PCIe".


La IP de Cadence para la arquitectura PCIe 5.0 apoya la estrategia de diseño de sistemas inteligentes de la compañía, que permite la excelencia en el diseño de SoCs de nodo avanzado. Los kits de diseño PCIe 5.0 para las tecnologías de proceso N7, N6 y N5 de TSMC ya están disponibles para su licencia y entrega. La completa cartera de soluciones IP de diseño de Cadence en los procesos avanzados de TSMC también incluye soluciones IP de 112G, 56G, die-to-die (D2D) y memoria avanzada.


Fuente: Cadence

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