DNP logra una resolución de patrón de línea de 10 nm en una plantilla de nanoimpresión para semiconductores

Dai Nippon Printing Co., Ltd. (DNP) anunció hoy el desarrollo de una plantilla de litografía de nanoimpresión (NIL) con un ancho de línea de circuito de 10 nanómetros (nm: 10-9 metros). La nueva plantilla permite el patrón de semiconductores lógicos equivalentes a la generación de 1,4 nm y satisface las necesidades de miniaturización de los semiconductores lógicos de vanguardia utilizados en dispositivos como teléfonos inteligentes, centros de datos y memoria flash NAND.

Antecedentes y Objetivos

En línea con el cambio a dispositivos más sofisticados vistos en los últimos años, han surgido demandas para una miniaturización aún mayor en semiconductores de vanguardia, lo que lleva a avances en la producción basada en litografías Extreme Ultra-Violet (EUV). La litografía EUV, sin embargo, requiere una inversión sustancial de capital, consumo de energía y costos operativos en las líneas de producción de la construcción y el proceso de exposición. Esto se ha limitado a la necesidad apremiante de equilibrar una reducción en los costos de fabricación con una disminución de la carga ambiental.

  

Desde 2003, DNP ha estado desarrollando plantillas NIL, utilizadas para presionar los patrones de circuito directamente en los materiales del sustrato, lo que permite a los fabricantes reducir el consumo de energía en el proceso de exposición. Durante las siguientes dos décadas, DNP ha acumulado con éxito amplios conocimientos en patrones de alta precisión.

En este último desarrollo, DNP ha desarrollado una plantilla NIL con un patrón de línea de 10 nm. Puede reemplazar una parte del proceso de litografía EUV, facilitando la fabricación de semiconductores lógicos de vanguardia para clientes que no tienen procesamiento de producción de litografía EUV. Al suministrar la nueva plantilla, DNP ampliará las opciones disponibles para los clientes que involucran procesos de fabricación de semiconductores, lo que ayudará a reducir tanto los costos de fabricación como la carga ambiental.

Características clave

• DNP ha logrado con éxito una miniaturización adicional de plantillas de NIL mediante el aprovechamiento de doble patrón autoalineado (SADP), que duplica la densidad de patrón a través de la deposición de la película y el grabado de un patrón formado por un escritor de máscara de haz de electrones.

• Además de la tecnología de fabricación de fotomáscaras y el conocimiento cultivado por DNP, la tecnología de proceso de fabricación de obleas también se ha aplicado para desarrollar la nueva plantilla NIL con un ancho de línea de circuito de 10 nm.

• La nueva plantilla NIL responde a la necesidad de anchos de línea de circuito más finos en semiconductores lógicos avanzados, que se espera que continúen expandiéndose en el futuro.

• La tecnología también reduce el consumo de energía en el proceso de exposición de la fabricación de semiconductores de vanguardia. Impulsado por una tecnología de procesamiento de ahorro de energía para semiconductores ultrafinos que utilizan NIL, ahora es posible reducir el consumo de energía a aproximadamente una décima parte de los procesos de exposición actualmente disponibles, como la inmersión de fluoruro de argón (ArF) y EUV.

Yendo Hacia Adelante

Anticipándose a las necesidades de miniaturización de semiconductores, DNP está entablando un diálogo más profundo con los clientes de los fabricantes de semiconductores. Hemos comenzado el trabajo de evaluación de plantillas de NIL, y nuestro objetivo es comenzar la producción en masa en 2027. DNP avanzará en el desarrollo de plantillas de NIL y mejorará la capacidad de producción para satisfacer la creciente demanda, apuntando a un aumento de las ventas de NIL de 4 mil millones de yenes en el año fiscal 2030.

La nueva plantilla NIL de 10 nm se exhibirá en el stand de DNP, situado en el East Hall 6, E5936 en SEMICON Japan 2025, que se celebrará del 17 al 19 de diciembre en Tokyo Big Sight.

Fuente: Impresión de Dai Nippon