Intel se adelanta entre dos y cuatro años a Samsung y TSMC en litografía EUV de alta NA tras fabricar su oblea de prueba número un millón

Los destinos parecen haberse vuelto benevolentes hacia Intel, especialmente porque sus pivotes estratégicos de varios años ahora están finalmente en la cúspide del pago de dividendos financieros, como lo demuestra la capacidad EMIB-T en rápida expansión del fabricante de chips, así como su fuerte ventaja contra Samsung y TSMC en la tecnología EUV de alta NA.

UBS ahora cree que Intel puede satisfacer fácilmente la creciente demanda de EMIB-T avanzada de MediaTek, relacionada con el TPU, repleta de la capacidad de empaquetar más de 2 millones de sustratos para 2028

Según UBS, la industria en general se está volviendo cada vez más optimista sobre el EMIB-T de Intel, especialmente en relación con su estrategia de ejecución y rendimientos de la solución de empaque avanzado. Como tal, UBS cree que el EMIB-T puede soportar más de 2 millones de sustratos en 2028 para satisfacer las demandas de MediaTek. Tenga en cuenta que MediaTek es el principal socio de diseño y desarrollo estratégico de Google para la serie de chips de IA de próxima generación TPU v9 , incluido el "Humufish" de 2nm y su variante mejorada, "Triggerfish".

Para el beneficio de aquellos que podrían no ser conscientes, el EMIB de Intel conecta múltiples chips de silicio (chiplets) dentro de un solo paquete de procesador utilizando pequeños "puentes" de silicio incrustados directamente dentro del sustrato orgánico, con microchocos de alta densidad colocados solo en los bordes donde los chiplets se encuentran con el puente.

El EMIB-T lleva este enfoque un paso más allá al lucir Vias de silicio a través (TSV) perforadas directamente a través de los puentes de silicio incrustados. Estos canales de enrutamiento verticales permiten que las señales de potencia y alta velocidad fluyan directamente desde la parte inferior del paquete de chips, a través del puente, y directamente a los procesadores o la memoria que se sienta en la parte superior, lo que permite el apilamiento 3D.

Como actualización, el sustrato utilizado dentro del EMIB-T de Intel consiste en:

1. El panel orgánico base que cuenta con cavidades perforadas con precisión donde se colocan los puentes de silicio y fabricados por Ibiden (ancla primaria), Shinko, Unimicron y AT&S.

2. Capa de acumulación dieléctrica, que son capas de aislamiento laminadas directamente sobre los puentes incrustados, y utilizan la película de acumulación de Ajinomoto (ABF) estándar de la industria.

3. Los propios puentes de silicio que contienen vías de silicio pasante (TSV) para enrutar la potencia verticalmente.

Tenga en cuenta que el EMIB-T de Intel es alrededor del 50 por ciento más barato que el CoWoS de TSMC. Por supuesto, TSMC confía en el embalaje a nivel de panel CoPoS de próxima generación para conservar su ventaja.

Mientras tanto, a medida que Samsung y TSMC finalizan sus planes para incorporar la litografía EUV de alta NA en sus flujos de trabajo, Intel acaba de producir su oblea de prueba número 1 millón en la tecnología, lo que indica que está al menos 2 a 4 años por delante de la curva en la que la industria en general está operando actualmente. Tenga en cuenta que el EUV de alta NA reduce a la mitad el campo de exposición, reduciendo el tamaño máximo de la matriz por disparo por la mitad, lo que permite a los fabricantes de chips imprimir características significativamente más pequeñas en una sola exposición. Esto también elimina la necesidad de confiar en el multi-patrón para geometrías por debajo del nodo de 3nm.

Fuente: Wccftech