La arquitectura RDNA 5 de AMD se acerca: el soporte para GFX13 llega a los parches del controlador para Linux

AMD ha comenzado a integrar su IP de gráficos de próxima generación en el kernel de Linux, lanzando una serie de ocho parches que agregan soporte GFX13 al controlador de AMDGPU de código abierto. Estos parches, enviados a la lista de correo el 9 de noviembre por el mantenedor de AMDGPU Alex Deucher, contienen más de 12.600 líneas de código, excluyendo los archivos de encabezado típicamente grandes. Se prevé que GFX13 sea el núcleo gráfico para el ADNR 5, aunque AMD no ha confirmado oficialmente esta conexión. Sin embargo, dado que GFX12 se ha vinculado al ADNr 4, se supone que GFX13 es el nombre en clave correcto para el ADNr 5.

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Los parches introducen la versión 13 de tres bloques IP: el bloque "gráficos" GFX en sí, el MicroEngine Scheduler (MES) y el IMU. En el lado de cálculo, el controlador de AMDKFD obtiene soporte inicial de GC 13, un controlador de trampa CWSR para guardar y restaurar el estado de onda de cálculo, y un cambio temporal que deshabilita el reinicio de cola en la topología. El parche final permite las funciones de control de reloj MGCG, CGCG y CGLS, que reducen el consumo de energía cuando las partes de la GPU están inactivas. Curiosamente, la serie menciona dos objetivos específicos, GFX 13.0.1 y GFX 13.0.4, lo que indica que AMD está preparando al menos dos configuraciones IP gráficas. Estos números de versión no corresponden a ningún modelo específico de GPU, por lo que no está claro con qué productos se relacionan. Se espera que el ADNr 5 sea un avance significativo sobre el ADNr 4, lo que requiere numerosos parches para añadir soporte.

GFX13 apareció por primera vez en los parches de back-end del compilador LLVM en enero de 2026, y en agosto, el código Linux de AMD había integrado el próximo Núcleo de pantalla Siguiente 6 (DCN6) Motor de exhibición. El motor de visualización DCN de AMD gestiona varias funciones, incluida la salida de visualización, el escalado de imágenes, la salida de la relación de monitor y la manipulación de píxeles. Este motor es un componente muy complejo esencial para la salida de gráficos en las tarjetas gráficas AMD RDNA. Para la versión DCN6, AMD ha introducido nueva integridad de escalado y superficies de cálculo de costos, un pre-escalador UPSP para muestrear 4:2:0 y 4:2:2 antes de escalar, y nuevos formatos de píxeles dentro de la lógica de visualización.

Fuente: Vía Phoronix