La interconexión AMD D2D en «Zen 6» obtiene una actualización Sea-of-Wires

Según el canal de YouTube de High Yield, AMD se está alejando de los enlaces die-to-die basados en SERDES y hacia un amplio y paralelo "mar de cables" enrde a través de los envases de fan-out y RDL, y los primeros indicios de ese cambio aparecieron en las fotos de Strix Halo APU. Las muestras revelan un campo rectangular donde se esperaría un ventilador, y el gran bloque SERDES que solía sentarse en los bordes de la CCD está notablemente ausente. Ese patrón, junto con las opciones de embalaje consistentes con InFO-oS de TSMC, sugiere que AMD está probando trazas paralelas densas para que las carriles de tela puedan cruzar el paquete sin ser canalizadas en unos pocos enlaces serie separados de alta velocidad. Los datos habituales de serialización y desefundización en cada límite de paquetes utilizan la potencia y añade latencia, gracias a la recuperación del reloj, la equiparación y codificación y decodificación de los gastos generales.

Mediante el traslado a muchos cables paralelos cortos, AMD puede eliminar el trabajo repetido de PHY y reducir los retrasos en el viaje de ida y vuelta, al tiempo que permite el ancho de banda en bruto a escalar añadiendo carriles físicos. El enfoque también libera la zona que alguna vez fue consumida por grandes bloques SERDES, que podían permitir que CCDs, controladores de memoria y aceleradores se sentaran más cerca con menor costo de comunicación. Sin embargo, hay compensaciones reales que resolver. Empaquetar muchos rastros paralelos bajo un die dado eleva la integridad de la señal, la térmica, el enrutamiento y los desafíos de fabricación, por lo que el diseño RDL de varias capas y la coingeniería entre los equipos de matrices y paquetes será esencial. Si AMD puede abordar esos problemas y llevar el enfoque en Zen 6, podríamos ver mejoras reales por-vatio y latencia para las cargas de trabajo de la CPU, incluyendo un IMC de memoria más rápido, gracias a la disminución de la latencia de la E/S die.