La matriz de E/S del Zen 4 de AMD, detallada por cortesía de la presentación de la ISSCC

Aunque hemos conocido la mayoría de los detalles del die de E/S de AMD en sus procesadores Zen 4, hasta ahora, AMD no había compartido un die shot del cIOD, pero gracias a su presentación en la ISSCC 2023, no sólo tenemos un die shot del cIOD, sino que algunos amigos de internet también han hecho anotaciones para nosotros, simples mortales. No hay grandes secretos aquí, pero basándonos en las anotaciones de @Locuza_ ahora sabemos con certeza que no es posible usar el actual die de E/S con tres CCDs, ya que sólo tiene dos interfaces GMI3, a las que se conectan los CCDs.

Si te estás preguntando por la interfaz de memoria 2x 40 bits, es para soporte de memoria ECC fuera del soporte ECC on-die de la memoria DDR5. Ten en cuenta también que la memoria DDR5 es dos veces 32 bits en modo no ECC. Dicho esto, depende de los fabricantes de placas base implementar la compatibilidad con la memoria ECC, pero parece que todas las CPU Zen 4 la admiten. La adición de una GPU, incluso una básica como ésta, ocupa bastante espacio dentro del cIOD, especialmente cuando se añaden cosas como decodificadores/codificadores de vídeo y demás. De hecho, parece que las piezas relacionadas con la GPU y los decodificadores/codificadores de vídeo ocupan al menos un tercio del espacio dentro del troquel de E/S, aunque gracias a una reducción significativa del troquel respecto al cIOD de la era Zen 3, es físicamente más pequeño en los procesadores Zen 4, aunque tiene un aumento estimado del 58 por ciento en transistores.

Fuentes: @Locuza_ (en Twitter), @lixnjen (en Twitter)