Tras el L3 apilado, AMD está explorando ahora formas de apilar incluso la caché L2 en sus futuros chips con una latencia mejor que la de los diseños tradicionales.

En un nuevo trabajo de investigación, AMD está explorando formas de apilar caché L2 en sus futuros chips, ofreciendo una latencia similar o mejor.

3D V-Cache Pero Para L2: AMD Explorando La Integración De Cachés L2 Apilados Además De L3 Para Futuros Chips

AMD ha publicado un interesante artículo de investigación titulado "Caché apilado de latencia equilibrada" con un número de solicitud de patente del documento US20260003794A1"US20260003794A1". En este documento, AMD describe técnicas para una memoria caché apilada de latencia equilibrada, donde un sistema de memoria caché apilada incluye una primera matriz de memoria caché y al menos una segunda matriz de memoria caché en una orientación apilada con la primera matriz de memoria caché.

Sabemos que AMD ya ofrece caché apilada en forma de 3D V-Cache, que emplea una capa de caché L3 adicional, ya sea en la parte superior o debajo de sus chiplets de cálculo central. La primera generación de V-Cache en 3D se apiló sobre los chiplets de cálculo Zen, mientras que la segunda generación vio la colocación de la pila debajo del chiplet de cálculo. Estos enfoques son en gran medida similares en las premisas, ya que ambos utilizan una capa de caché de pila.

La solución 3D V-Cache o X3D de AMD se ha utilizado en chips que van desde la serie "Ryzen" cliente hasta las potencias de centros de datos de primer nivel, como la línea "EPYC". Mientras que AMD continúa desarrollando sus tecnologías L3 3D V-Cache, la compañía está explorando más formas de apilar más caché. La patente apunta a que L2 se acumula siendo la próxima empresa del equipo rojo.

Para su diseño de caché L2 apilado, AMD utiliza un ejemplo ilustrativo, que muestra una matriz base que está unida a una matriz de cálculo y una matriz de caché, y luego se agrega una matriz de cálculo y caché adicional en la parte superior de la misma. Este ejemplo utiliza un módulo de caché con cuatro regiones de 512 KB para un total de 2 MB de caché L2, y una circuitería de control de CCC o caché. Este complejo de caché L2 se puede ampliar según sea necesario con hasta 4 MB de vitrinas en el diagrama de bloques.

El enfoque de apilamiento utiliza el mismo principio de caché en V en 3D de unir las pilas L2/L3 a la matriz base y los complejos de cálculo usando vías de silicio, configurados verticalmente en el centro del sistema de caché apilado, que comprende una primera matriz de memoria caché y una segunda matriz de memoria caché. El CCC controla las entradas y salidas de datos.

En el documento, AMD utiliza como ejemplo una configuración plana de caché de 1 MB L2 y 2 MB L2. Afirma que una memoria caché L2M de 1 MB tiene una latencia típica de 14 ciclos en una configuración plana, mientras que un L2M de 1 MB apilado tiene una latencia de 12 ciclos. Esto muestra que la caché L2 apilada no solo puede ofrecer capacidades más altas, sino que también puede lograr una latencia de ciclo similar o mejor que los enfoques planos típicos.

En aspectos de las técnicas descritas, la configuración del sistema de memoria caché apilada reduce la latencia de respuesta cuando se accede a la memoria caché apilada, y también proporciona una característica de ahorro de energía. El sistema de caché apilado mejora el rendimiento de transferencia de datos, y tiene una latencia menor que una memoria caché plana convencional construida sobre un solo troquel. En particular, las vías de conexión se enrutan dentro y fuera del centro del sistema de caché apilado. Esto evita añadir etapas de cable (también denominadas en el presente documento etapas de tubería), como en una memoria caché plana convencional, para encaminar datos sobre una parte de la memoria caché para alcanzar una parte de la memoria caché que está más alejada de las E/S de datos. En las técnicas descritas, las vías de conexión que se enrutan en el centro del sistema de memoria caché apilada crean latencias equilibradas (o idénticas) entre las dos mitades del sistema de memoria caché apilada en la matriz apilada (por ejemplo, de la primera matriz de memoria caché y la al menos segunda matriz de memoria caché). Por ejemplo, una memoria caché L2M plana convencional de 1 MB tiene una latencia de 14 ciclos, mientras que una memoria caché L2M apilada de 1 MB implementada usando las técnicas descritas tiene solo una latencia de 12 ciclos. Esto proporciona la implementación de una memoria caché apilada más grande que una caché plana típica, pero logra la misma o mejor latencia del ciclo. Por consiguiente, los aspectos descritos de la memoria caché apilada de latencia equilibrada proporcionan una menor latencia para una solicitud de acceso, y los datos se devuelven de la memoria caché de datos más rápido. También hay un ahorro de energía debido a que se está realizando una solicitud de acceso en menos ciclos, por lo que una memoria caché L2, por ejemplo, no se enciende durante tanto tiempo, así como un ahorro de energía cuando se hace la transición antes de un estado activo a un estado inactivo de la memoria caché. Además, las longitudes de cable en la matriz de caché son más cortas, lo que efectivamente da como resultado menos capacitancia y también conserva la energía. También hay menos carga de señal porque las señales solo están viajando a la mitad de la distancia para una solicitud de acceso, y el retorno de datos. Además, se está generando menos calor como resultado del ahorro de energía, menos capacitancia y señales que viajan menos distancia. a través del documento de investigación de AMD (Patentes de Google)

Y no es solo una mejor latencia, AMD también revela que la caché L2 apilada también proporciona ahorros de energía. Pasará un tiempo antes de que podamos ver cachés L2 apiladas en acción en chips reales, pero al igual que la caché V 3D L3 apilada, hay buenas razones para creer que la veremos integrada en futuros chips de AMD, ya sean CPU o GPU, también. Eso está por verse.

Fuente: Wccftech