TSMC prepara "CoPoS": Next-Gen 310 × 310 mm Packages

A medida que la demanda de potencia de cálculo de IA sigue creciendo y la fabricación de nodos avanzados se hace más difícil, el embalaje está experimentando su era dorada de desarrollo. Los aceleradores avanzados actuales suelen depender de los módulos CoWoS de TSMC, que se construyen en cortes de oblea de un tamaño no superior a 120 × 150 mm. En respuesta a la necesidad de más espacio, TSMC ha desvelado planes para CoPoS, o "Chips on Panel on Substrate", que podría ampliar las dimensiones del sustrato a 310 × 310 mm y más. Al pasar de obleas redondas a paneles rectangulares, CoPoS ofrece más de cinco veces la superficie útil. Esta superficie adicional permite integrar pilas adicionales de memoria de gran ancho de banda, múltiples chiplets de E/S y troqueles de cálculo en un solo paquete. También hace que el empaquetado a nivel de panel (PLP) pase a un primer plano. A diferencia del empaquetado a nivel de oblea (WLP), el PLP ensambla los componentes en grandes paneles rectangulares, lo que permite un mayor rendimiento y un menor coste por unidad. Los sistemas con PLP serán realmente viables para series de producción y permitirán iteraciones más rápidas que el WLP.

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TSMC establecerá una línea piloto de CoPoS en 2026 en su filial Visionchip. En 2027, la instalación piloto se centrará en perfeccionar el proceso, para cumplir los requisitos de los socios a finales de año. Se prevé que la producción en masa comience entre finales de 2028 y principios de 2029 en el campus Chiayi AP7 de TSMC. Este emplazamiento, elegido por su moderna infraestructura