Cadence lanza la solución IP UCIe a velocidades de 64G con la tecnología TSMC N3P

Al ofrecer la próxima ola de innovación de chiplets, Cadence ha grabado con éxito su solución IP Universal Chiplet Interconnect Express (UCIe) de tercera generación, logrando velocidades de 64 Gbps por carril líderes en la industria en el avanzado proceso TSMC N3P. A medida que la industria se mueve hacia una inteligencia artificial cada vez más compleja, la computación de alto rendimiento (HPC) y las arquitecturas de centros de datos, la necesidad de conectividad robusta de chiplets de alto ancho de banda nunca ha sido mayor. Este hito posiciona a Cadence a la vanguardia de la posibilidad de sistemas multi-die escalables y energéticamente eficientes para las aplicaciones más exigentes.

A medida que los nodos de proceso avanzan a 3 nm o menos, los diseñadores de SoC enfrentan el desafío de equilibrar la potencia, el rendimiento y el área (PPA) óptimos con los requisitos de una comunicación de troquel a presión confiable y de alta velocidad. La solución Cadence UCIe IP, totalmente compatible con la especificación UCIe, está diseñada para abordar estos desafíos directamente. Aprovechando la innovadora tecnología N3P de TSMC, la solución ofrece una excelente eficiencia energética, lo que permite a los clientes cumplir con presupuestos de energía agresivos sin sacrificar el rendimiento.

 

Tapeout de 64 Gbps UCIe IP Subsistema con TSMC N3P

La grabación de la UCIe IP de Cadence a velocidades 64G marca un salto significativo en la tecnología de interconexión de chiplets. Con un soporte de hasta 64 Gbps por carril, los diseñadores pueden lograr una densidad de ancho de banda ultra alta, desbloqueando nuevas posibilidades para arquitecturas de chiplet escalables. La incorporación flexible y perfecta de la solución de los diversos protocolos de interfaz disponibles, como AXI, CXS.B, CHI-C2C, PCIe y CXL, permite una rápida integración en una amplia gama de plataformas, desde aceleradores de IA y dispositivos de red hasta sistemas avanzados de centros de datos.

La fiabilidad y la flexibilidad de integración están en el centro de la IP UCIe de Cadence. La corrección avanzada de errores, el margen de carril y las capacidades de diagnóstico garantizan un funcionamiento robusto en entornos heterogéneos de múltiples matrices. La arquitectura está diseñada para simplificar la integración del sistema, soportando una interoperabilidad perfecta en ecosistemas de chiplets de múltiples proveedores.

"Cadence ha estado a la vanguardia de las soluciones de interfaz de troquel desde nuestro primer taquillado en 2018. Pivotando a UCIe en 2022, hemos demostrado ampliamente las pruebas de silicio de nuestras soluciones UCIe de Gen 1 y Gen 2 en los últimos dos años", dijo Arif Khan, vicepresidente de marketing del Grupo de Soluciones de Silicon en Cadence. "Dada la insaciable demanda de rendimiento y eficiencia impulsada por las aplicaciones de IA y HPC, estamos orgullosos de hacer que nuestra UCIe IP de tercera generación, alcance velocidades de 64G, esté disponible. Al colaborar con nuestro socio de confianza, TSMC, estamos aportando una solución eficiente y de alta calidad a nuestros clientes mutuos".

Características líderes en la industria para aplicaciones de IA/HPC

Con un rendimiento de 64 Gbps, esta solución logra una impresionante densidad de ancho de banda de 3,6 Tbps/mm en el paquete estándar y 21,08 Tbps/mm en el paquete avanzado. Con las mejores métricas de PPA de su clase, la arquitectura está optimizada para aplicaciones de HPC e IA. Al igual que con todas las generaciones de Cadence UCIe, es compatible con una amplia gama de protocolos, incluidos AXI, CXS, CHI-C2C, PCIe y CXL.io, perfectamente integrados con la PHY de alta velocidad para proporcionar un subsistema IP completo que acelera la implementación del diseño. Las capacidades de autocalibración y la recuperación basada en hardware eliminan la necesidad de intervención de firmware, lo que permite una rápida inicialización del sistema y simplifica la configuración. Un esquema de reloj simplificado con un bucle integrado de bloqueo de fase (PLL), combinado con un rendimiento robusto a través de las variaciones de voltaje y temperatura, garantiza confiabilidad y eficiencia, lo que permite a los diseñadores centrarse en lo que más importa: su lógica central.

Con este logro, Cadence amplía su amplia cartera de IP, proporcionando a los clientes y socios las herramientas necesarias para superar los desafíos de la computación moderna. Al combinar velocidades de datos más altas, soluciones de clientes expansivas y completas y un cumplimiento de estándares robusto, Cadence está permitiendo la próxima generación de sistemas escalables y de alto rendimiento.

Fuente:Cadence