Intel rompe la barrera de encapsulado que limitaba los chips de tamaño masivo, impulsando el empaquetado avanzado hasta alcanzar 24 veces el tamaño de la retícula y más allá.

Intel ha superado un gran desafío que conducirá a la creación de chips hipergrandes más allá del tamaño de la retícula de 12x a través de tecnologías avanzadas de empaque.

Intel está creando los chips más avanzados y más grandes del mundo en los Estados Unidos en su instalación de "Rio Rancho" en Nuevo México, aprovechando las innovaciones de empaque de próxima generación

Los chips de hoy en día no se basan en una sola pieza de silicio, y en su lugar utilizan una gama de matrices de silicio, interconectadas entre sí utilizando las últimas soluciones de embalaje. La terminología utilizada para tales diseños son los chiplets, y los chiplets se hicieron para superar los cuellos de botella de escala y la creciente demanda de computación.

Dentro de las instalaciones de Intel en Rio Rancho, Nuevo México, las tecnologías avanzadas de empaque están expandiendo el "límite de la retícula": escalar los paquetes a 8 veces el estándar de la industria hoy en día y más de 12 veces para 2028. Hemos pasado la era de un gran chip a un sistema de chips, casi como un “mosaico de silicio”, donde los azulejos especializados están interconectados en un solo paquete masivo. “En la década de 1980, este sitio era el líder en la fabricación de obleas de 6 pulgadas. Ahora, más de 40 años después, las cosas han cambiado y este sitio es el líder en los Estados Unidos para el empaque avanzado”, explica Katie Prouty, gerente de la instalación de empaques avanzados Fab 9 de Intel en Nuevo México.

Pero las tecnologías de embalaje actuales también tienen sus propias limitaciones en el número de chiplets que se pueden acomodar en un solo paquete. Para superar estos, las empresas de semiconductores están trabajando en varias soluciones nuevas, e Intel es pionera en este segmento con sus propias soluciones de embalaje avanzadas con tecnologías como EMIB y Foveros. Estas tecnologías permiten la creación de chips que ofrecen un mayor rendimiento informático a través de diseños más grandes, flexibles, escalables y rentables.

Las Tecnologías De Embalaje Avanzadas De Intel Son Realmente "Avanzadas"

Ahora, Intel va un paso adelante hacia el desarrollo de lo que llama paquetes de factor de forma hipergrande (HLFF). Estos paquetes de chips ultra grandes medirán 240mm x 240mm, logrando un tamaño de retícula de 24x que es más grande que cualquier cosa que la industria haya visto aún, además de los paquetes a nivel de panel.

Para lograr esto, el equipo de investigación y el equipo de ingeniería de Intel desarrollaron innovaciones de materiales y procesos para permitir una encapsulación confiable a estas escalas más grandes. Algunos de los principales desafíos de lograr paquetes tan grandes incluyen:

• Mover los datos lo suficientemente rápido. Dentro del paquete, los puentes EMIB-T con capas metálicas de más de 2 micrómetros (μm) permiten las velocidades de 64 Gb/s por canal que las cargas de trabajo de IA requieren para conexiones de chip a chip y de chip a memoria. Para la comunicación que abandona el paquete, la investigación evalúa los conectores de cable de cobre co-empaquetados y la óptica co-empaquetada como los enfoques principales para alcanzar el próximo objetivo de velocidad de desplazamiento de la industria proyectado de 448 Gb/s.

• Entrega de energía de manera eficiente. La potencia de enrutamiento de los bordes del paquete se vuelve cada vez más ineficiente a escala HLFF. La investigación propone incrustar condensadores de silicio dentro del sustrato y directamente debajo de los chips, proporcionando hasta 1 milifarad (mF) de almacenamiento de energía local por área completa de chip de retícula. El movimiento de los reguladores de voltaje en o dentro del paquete también les permite responder más rápido a las demandas de potencia del chip cambiante.

• Construir redundancia para el rendimiento. El equipo propone agregar carriles de comunicación de repuesto junto con los activos. La adición de solo tres a cuatro carriles de repuesto a cada grupo de 64 aumenta el rendimiento del paquete de aproximadamente el 97% a por encima del 99%. A escala HLFF, esta diferencia es clave para hacer que los productos sean económicamente manufacturables.

• Mantener el paquete plano. El equipo de investigación modeló una deformación independiente de hasta 7 mm a temperatura ambiente, suficiente para interrumpir las conexiones eléctricas y el contacto térmico. La solución propuesta combina anillos rígidos gruesos, sustratos de núcleo de vidrio de baja expansión y un proceso de bola de soldadura de múltiples bolas. Durante el funcionamiento, presionar el hardware de enfriamiento con fuerza por encima de aproximadamente 4.500 newtons (N) ayuda a mantener el paquete casi plano.

• Gestión del calor a escala de kilovatios. Se espera que los paquetes HLFF operen a un total de 15 a 25 kilovatios (kW), con puntos calientes localizados que exigen enfriamiento agresivo. En lugar de una placa de frío grande, la investigación propone una arquitectura de enfriamiento modular basada en células con zonas térmicas controladas de forma independiente y sensores integrados, diseñados para escalar más allá de 5 kW de enfriamiento por módulo.

Un desafío más grande fue la encapsulación, que es el proceso de sellar el chip con una capa protectora, pero a medida que crecen los tamaños de los chips y los paquetes, esto se vuelve más difícil. El material de relleno inferior que fluye y sella las juntas entre las virutas y el sustrato. La razón por la que este proceso es más difícil a escalas más grandes es que el sellador tiene que viajar una distancia mayor.

Intel Resuelve La Encapsulación De Chips Para Permitir Diseños De "Empaquetados Avanzados" Hipergrandes

Actualmente, la distancia máxima que fluye el relleno inferior es de alrededor de 43mm con EMIB, y 22mm con diseños de paquetes estándar. Pero cuando se habla de escalas de retículas de 5x-10x, el relleno inferior tiene que alcanzar distancias mucho más grandes. Las distancias también agregan más resistencia, lo que hace que sea más difícil eliminar las bolsas de aire y los vacíos.

Intel Foundry ha encontrado una solución para resolver este problema de encapsulación a través de "tres palancas coordinadas: material, estrategia de dispensación y cura".

El primer paso es utilizar un material de relleno insuficiente optimizado que equilibre el flujo y la fiabilidad. La viscosidad se reduce de manera que el material puede fluir una distancia más larga. Intel desarrolló una prueba de flujo directo en vehículos de paquete representativos para identificar formulaciones que extienden el flujo sin sacrificar la integridad mecánica.

El segundo paso fue rediseñar la estrategia de dispensación confiando en una aplicación multipunto en lugar de dispensar el borde. Esto mejora la cobertura y reduce la distancia de flujo efectiva.

Y, por último, el proceso de curado se ha sintonizado para eliminar los defectos que se producen después de la dispensación. Intel utiliza condiciones de cura optimizadas para colapsar los vacíos, lo que a su vez conduce a paquetes con diseños "libres de vacío".

Los Chips Hyper-Large Ya No Son Un Concepto, Ya Que Rio Rancho Se Prepara Para Fabricar Los Chips Más Avanzados Del Mundo

Con todo esto, Intel pudo validar varios paquetes alineados con sus arquitecturas de chips HLFF (Hyper-Large Form Factor). Estos incluyen un paquete basado en EMIB que excede la retícula de 5x. El chip alojado 18 troqueles, que incluyen 12 sitios HBM, y logró una encapsulación libre de vacíos a distancias de flujo de hasta 40 mm.

Intel también validó un paquete EMIB de mosaico más grande más allá de la retícula 7x con resultados sin vacíos. Utilizando la solución de embalaje 3D de Foveros, la encapsulación sin vacíos se logró con éxito a escalas de retícula 2x y 4x, y 2x pasó "pruebas de confiabilidad completa".

A medida que Intel continúa acelerando sus soluciones avanzadas de empaque, la compañía continuará impulsando la encapsulación más allá de los tamaños de las retículas de 7x, con la hoja de ruta escalando más allá de la retícula de 12x en el corto plazo y los paquetes a nivel de panel que llevan las cosas más allá de la retícula de 50x.

Intel y TSMC están haciendo todo lo posible en el segmento de empaques a nivel de panel, con los sustratos de vidrio de Rio Rancho siendo un habilitador clave de chips hipergrandes, lo que ofrecerá un aumento sin precedentes en el rendimiento de la computación, al tiempo que ofrece eficiencia de clase mundial a escala.

Fuente: Wccftech