Huawei adopta la tecnología «LogicFolding Design» para sus futuros chipsets Kirin, lo que permite todo tipo de ventajas, como aumentar la densidad en un 53 %, la velocidad de reloj en un 12,7 %....

En el IEEE International Symposium on Circuits and Systems (ISCAS) de 2026, He Tingbo, de Huawei, presentó la nueva tecnología de “LogicFolding Design” de la compañía durante la conferencia “New Semiconductor Path in Practice”. Obstaculizado por la falta de acceso a maquinaria EUV especializada, el único camino de Huawei para seguir siendo una entidad competitiva frente a sus rivales de chipset es innovar en el lado del embalaje, con las ventajas de este diseño, incluido un impresionante aumento del 53,5 por ciento en el diseño de transistores, junto con un aumento de frecuencia del 12,7 por ciento. En cuanto a los otros beneficios, se han detallado a continuación.

Con una mayor innovación, Huawei se dirige a 2031 para alcanzar velocidades de reloj estables de 5.00GHz y una densidad de 400 + MTR/mm2

En 2026, el mayor objetivo de densidad de Huawei para sus SoC Kirin sería de 238 MTR/mm2, lo que permitiría que las velocidades del reloj aumentaran en un 12,7 por ciento, lo que significa que los núcleos de rendimiento ahora operarían a 3.10GHz. Si bien esto es considerablemente bajo cuando se tiene en cuenta que se rumorea que Qualcomm está probando su Snapdragon 8 Elite Gen 6 Pro a 5.00GHz, sigue siendo una mejora con respecto al actual Kirin 930 Pro, que tiene sus núcleos de rendimiento con una ventaja de 2.75GHz.

El diseño de LogicFolding de Huawei también mejora la eficiencia del núcleo P en un 41 por ciento, reduciendo en gran medida el consumo de energía de los próximos SoC Kirin. Combine estos atributos mejorados y la tecnología de baterías de silicio y carbono en la serie de teléfonos inteligentes Pura y Mate de Huawei, y se espera que experimentemos ganancias impresionantes en los tiempos de ejecución de la batería.

El antiguo gigante chino también dice que continuará mejorando su diseño de LogicFolding anualmente, con su frecuencia objetivo para 2031 a 5.00 GHz y una densidad de transistores de más de 400 MTR/mm2. La compañía también afirma que al pasar a este diseño, no solo permitirá una mejor escala de densidad de transistores, sino que también resultará en reducciones de costos del 30 por ciento.

La parte de ahorro de costos llamó nuestra atención porque Huawei presentará este empaque mientras se adhiere al equipo DUV más antiguo. Para lograr la litografía de chips a 5nm, la maquinaria DUV necesita recurrir a técnicas de patrón múltiple, que son caras y dan como resultado defectos sustanciales de oblea. En cuanto a estas compensaciones, Huawei probablemente traerá algunos ahorros de costos a través de su nuevo embalaje, y aunque estamos entusiasmados por estas innovaciones, solo el tiempo dirá cuán verdaderas son estas cifras, así que mantente atento.

Fuente: Wccftech